VHDL 简介

注册培训机构

技巧评估
（需要站外登录）

下载课程宣传单（PDF）

课程信息

语言课程路径

相关产品

高级 VHDL

Verilog 简介

相关信息

完整的课程列表

 

课程介绍

这个综合课程将全面介绍 VHDL 语言。重点是写寄存器转换级 (RTL) 和行为源代码。本课程专门介绍 Xilinx 器件和 FPGA 器件。获得的信息可以用在任何采用由顶向下的综合设计方法的数字设计中。课程包括深入的演讲和实验来巩固关键概念。您还将了解先进编码技术，可提升您对 VHDL 的整体熟练程度，并让您做好学习高级 VHDL 课程的准备。

在这个为期三天的课程中，您将获得极为宝贵的亲自动手体验的机会。参加的学生即使只有很少的 VHDL 知识，在完成课程之后，都能够编写高效硬件设计并执行高级 HDL 仿真。

适应水平

基础到中等水平

培训时间

3 天

课程对象

希望有效利用 VHDL 进行数字设计的建模、设计和综合的工程师

必备条件

• 基本的数字设计知识

软件工具

• 带有 ISE 仿真器的 Xilinx ISE® Foundation™ 软件 10.1
• Synplicity Synplify Pro

获得的技能

完成这次培训后，您将能够：

• 写用于综合的 RTL VHDL 代码
• 写用于仿真的 VHDL 测试基准
• 通过使用 VHDL 来创建有限状态机（FSM）
• 通过使用 VHDL 来针对和优化 Xilinx FPGA
• 创建 RAM 和 ROM 数据结构
• 使用 VHDL 标量和复合数据类型
• 通过使用 VITAL 库进行仿真
• 在仿真过程中使用 VHDL textio 包
• 在 ISE 软件设计环境中创建和管理设计
  

课程概要

第 1 天

• 课程日程
• 硬件建模简介
• VHDL 语言原理
• 实验 1：创建层次
• 测试基准简介
• 实验 2：VHDL 仿真和 RTL 验证
• 信号和数据类型
• VHDL 运算符和表达式
• 实验 3：存储器

第 2 天

• 并行和顺序语句
• 实验 4：时钟分频器和地址计数器
• 可控操作语句
• 实验 5：n-bit 二进制计数器和 RTL 验证
• VITAL：面向 ASIC 库的 VHDL Initiative
• 实验 6：时序仿真
• 行为编码到 RTL 编码

第 3 天

• 有限状态机
• 实验 7：有限状态机器
• 针对 Xilinx FPGA
• 实验 8：实现与下载
• 功能和程序
• 高级程序语句
• 实验 9：文本 I/O

实验介绍

本课程配合的实验提供了创建可综合 RTL 代码的实践基础。设计流程的方方面面都涵盖其中。您可以对所有实验进行写入、综合、仿真和实现操作。实验着重于写出能最好地推断出性能高而又可靠的电路的代码。实验以您在仿真中要验证的功能计算器结束。